[VerilogHDL] 04_데이터 타입_reg

1. reg

Verilog HDL에서 reg는 레지스터를 나타내는 변수 유형입니다. reg 변수는 주로 순차 논리(Sequential Logic) 구성 요소 내에서 상태나 데이터를 저장하는 데 사용됩니다.

1.1 데이터 저장

reg 변수는 순차 논리 요소 내에서 데이터를 저장하는 데 사용됩니다. 순차 논리 요소는 클럭 신호와 함께 동작하며, 데이터를 현재 상태에서 다음 상태로 전달하고 저장할 수 있습니다. reg 변수는 이전 상태를 기억하고 다음 클럭 주기에 업데이트될 수 있습니다.

1.2 순차 논리

reg 변수는 주로 순차 논리 구성 요소인 레지스터, 카운터, 상태 머신 등에서 사용됩니다. 예를 들어, 상태 머신의 상태를 저장하거나, 카운터의 현재 카운트 값을 저장하는 데 reg 변수를 사용할 수 있습니다.

1.3 초기화

reg 변수는 필요에 따라 초기값으로 초기화될 수 있습니다. 초기화는 initial 블록에서 직접 할당하거나 모듈 인스턴스화 시에 초기값을 전달하는 방식으로 이루어집니다.

1.4 할당과 업데이트

reg 변수는 순차 논리 블록(always 블록) 등에서 값을 할당하고 업데이트할 수 있습니다. 할당문은 조건 또는 신호의 값에 따라 reg 변수에 값을 할당하는 역할을 합니다. 순차 블록 내에서 reg 변수는 갱신될 수 있는 조건에 따라 새로운 값을 저장할 수 있습니다.

1.5 데이터 유형

reg 변수는 보통 비트(bit) 또는 벡터(vector) 형식으로 선언됩니다. 비트(reg)는 단일 비트 값을 저장하고, 벡터(reg [N:0])는 여러 비트 값을 저장할 수 있는 범위를 가질 수 있습니다.

1.6 시뮬레이션 동작

reg 변수는 시뮬레이션 동안 값의 변화를 추적하고 디버깅하는 데 사용됩니다. 시뮬레이션 도구를 통해 reg 변수의 값을 모니터링하고 원하는 동작을 확인할 수 있습니다.

요약하자면, reg 변수는 Verilog HDL에서 순차 논리 구성 요소에서 데이터를 저장하고 상태를 기억하는 데 사용되는 변수 유형입니다. 순차 논리 요소 내에서 클럭 신호와 함께 동작하며, 초기화, 할당, 업데이트 등 다양한 용도로 사용될 수 있습니다.

2. 예제 코드

module RegisterExample(input wire enable, output reg [3:0] counter);
    always @(posedge clk) begin
        if (enable) begin
            counter <= counter + 1; // counter 값을 1 증가시킴
        end
    end
endmodule

위의 예제 코드에서는 RegisterExample이라는 모듈을 선언합니다. 모듈은 enable이라는 입력 신호와 counter라는 4비트 reg 변수를 가지고 있습니다.

always 블록은 posedge clk에서 동작하며, enable 신호가 활성화되면 counter 값을 1씩 증가시킵니다.

즉, 이 예제에서는 reg 변수인 counter를 사용하여 카운터를 구현합니다. enable 신호가 활성화되면 클럭의 상승 에지(posedge clk)에서 counter 값을 1씩 증가시킵니다. 이렇게 reg 변수를 사용하면 상태를 저장하고 다음 클럭 주기에 업데이트할 수 있으며, 이 예제에서는 counter 값을 유지하고 증가시키는 카운터 동작을 수행합니다.

모듈을 인스턴스화하고 enable과 counter 값을 다른 모듈 또는 외부 컴포넌트와 연결하여 이 기능을 사용할 수 있습니다. 이를 통해 reg 변수인 counter가 상태를 유지하고 필요한 경우 증가하는 동작을 수행할 수 있습니다.