[VerilogHDL] 04_데이터 타입_wire

1. wire

Verilog HDL에서 wire는 연결선을 나타내는 변수 유형입니다. wire 변수는 주로 조합 논리(Combinational Logic) 구성 요소 내에서 신호를 전달하는 데 사용됩니다. 다음은 wire 변수에 대한 상세한 설명입니다:

1.1 데이터 전달

wire 변수는 조합 논리 요소 내에서 데이터를 전달하는 데 사용됩니다. 조합 논리 요소는 입력 신호를 받아 연산을 수행하고 결과를 출력 신호로 전달하는데, 이 때 wire 변수를 사용하여 신호를 전달합니다.

1.2 연결

wire 변수는 다른 모듈 또는 구성 요소와 연결될 때 사용됩니다. 다른 모듈의 출력을 wire 변수와 연결하거나, 다른 구성 요소의 입력에 wire 변수를 연결하여 신호를 전달할 수 있습니다.

1.3 연산 결과

wire 변수는 조합 논리 연산의 결과를 저장하는 데 사용됩니다. 논리 게이트 연산, 산술 연산, 비교 연산 등의 결과를 wire 변수에 할당하여 사용할 수 있습니다.

1.4 지연 시간

wire 변수는 지연 시간을 가질 수 있습니다. Verilog HDL에서는 wire 변수의 선언 앞에 # 기호를 사용하여 지연 시간을 명시할 수 있습니다. 이를 통해 wire 변수의 전달이나 연산 결과의 도달 시간을 조절할 수 있습니다.(시뮬레이션 ONLY)

1.5 데이터 유형

wire 변수는 보통 비트(bit) 또는 벡터(vector) 형식으로 선언됩니다. 비트(wire)는 단일 비트 값을 전달하고, 벡터(wire [N:0])는 여러 비트 값을 전달할 수 있는 범위를 가질 수 있습니다.

1.6 시뮬레이션 동작

wire 변수는 시뮬레이션 동작 중에 값의 전달과 연산 결과를 추적하고 디버깅하는 데 사용됩니다. 시뮬레이션 도구를 통해 wire 변수의 값을 모니터링하고 원하는 동작을 확인할 수 있습니다.

요약하자면, wire 변수는 Verilog HDL에서 조합 논리 구성 요소에서 신호를 전달하고 연산 결과를 저장하는 데 사용되는 변수 유형입니다. wire 변수는 데이터 전달, 연결, 연산 결과 저장 등의 역할을 수행하며, 주로 조합 논리 구성 요소에서 사용됩니다.

2. 예제 코드

module WireExample(input wire a, input wire b, output wire c);
    assign c = a & b; // AND 연산 결과를 c에 할당
endmodule

위의 예제 코드에서는 WireExample이라는 모듈을 선언합니다. 모듈은 a와 b라는 두 개의 입력 신호와 c라는 출력 신호를 가지고 있습니다.

assign 문은 wire 변수인 c에 a와 b의 논리 AND 연산 결과를 할당합니다. 이렇게 wire 변수를 사용하여 연산 결과를 직접 할당할 수 있습니다.

모듈을 인스턴스화하고 a와 b 값을 다른 모듈 또는 외부 컴포넌트와 연결하여 이 기능을 사용할 수 있습니다. a와 b의 값을 입력으로 받고, c에는 a와 b의 논리 AND 연산 결과가 할당됩니다.

이 예제에서 wire 변수 c는 a와 b의 논리 AND 연산 결과를 저장하는 역할을 수행합니다. c는 입력 신호인 a와 b에 따라 연산 결과가 실시간으로 업데이트되며, 이를 통해 논리 AND 연산 결과를 출력으로 전달합니다.

wire 변수는 연결선으로 사용되기 때문에 논리 연산 결과나 다른 신호의 전달에 주로 사용됩니다.