[VerilogHDL] 08_컴파일 지시어_ifdef과 endif

1. ifdef과 endif

Verilog HDL에서 ifdef와 endif는 조건부 컴파일을 수행하기 위해 사용되는 컴파일 지시어입니다. ifdef는 매크로가 정의되어 있는지 확인하고, 정의되어 있다면 그에 따른 코드 블록을 컴파일하고, endif는 조건부 컴파일 영역의 끝을 나타냅니다. 이를 통해 특정 조건에 따라 코드 블록을 선택적으로 컴파일할 수 있습니다.

ifdef 지시어: ifdef 지시어는 매크로가 정의되어 있는지 확인하고, 정의되어 있다면 그에 따른 코드 블록을 컴파일합니다.

`ifdef macro_name
    // Code to be compiled if macro is defined
`endif

여기서 macro_name은 확인하려는 매크로의 이름입니다. 만약 macro_name이 정의되어 있다면, ifdef와 endif 사이에 있는 코드 블록이 컴파일됩니다.

endif 지시어: endif 지시어는 조건부 컴파일 영역의 끝을 나타냅니다. ifdef나 ifndef와 함께 사용되며, 조건부 컴파일을 시작하는 지시어와 짝을 이룹니다. endif는 컴파일러에게 조건부 컴파일 영역이 끝났음을 알리는 역할을 합니다.

ifdef와 endif 지시어를 사용하는 이유

• 특정 매크로가 정의되었을 때만 특정 코드 블록을 컴파일하고 실행하고자 할 때 사용됩니다.
• 코드의 선택적 활성화 또는 비활성화를 통해 특정 시나리오에 따라 다른 코드 경로를 생성할 수 있습니다.
• 코드의 유연성과 재사용성을 높일 수 있습니다.

2. 예제 코드

`define ENABLE_FEATURE

module ConditionalExample;
    // Feature 1
    `ifdef ENABLE_FEATURE
        reg [7:0] data1;
        // ...
    `endif
    
    // Feature 2
    `ifndef ENABLE_FEATURE
        reg [7:0] data2;
        // ...
    `endif
    
    // Common code
    reg [7:0] data3;
    // ...
endmodule

위의 예제에서는 ENABLE_FEATURE 매크로를 사용하여 특정 기능을 활성화하거나 비활성화합니다. ifdef와 endif 지시어를 사용하여 ENABLE_FEATURE 매크로의 존재 여부에 따라서 특정 코드 블록을 컴파일하고 실행합니다. 이를 통해 data1 레지스터는 ENABLE_FEATURE 매크로가 정의되었을 때만 컴파일되고, data2 레지스터는 ENABLE_FEATURE 매크로가 정의되지 않았을 때만 컴파일됩니다. data3 레지스터는 ifdef와 endif 사이에 있지 않으므로 항상 컴파일 됩니다.