[VerilogHDL] 05_조건문과 반복문_forever

1. forever

Verilog HDL에서 forever 문은 주어진 조건이 항상 참(True)인 동안 반복하여 동작을 수행하는 반복문입니다. forever 문은 무한 반복을 구현하는데 사용됩니다. (시뮬레이션 ONLY)

1. 조건: forever 문은 항상 참인 조건을 가지고 있습니다.

2. 동작 블록: forever 문은 조건이 항상 참인 동안 실행될 동작 블록을 포함합니다.

3. 종료 조건: forever 문은 종료 조건을 가지고 있지 않기 때문에, 필요 시 종료하는 조건을 포함해야 합니다. 일반적으로 외부적인 이벤트(예: $finish 시스템 호출) 또는 내부적인 조건(예: if 문 내부의 disable 문)을 사용하여 반복을 종료합니다.

2. 예제 코드

module ForeverExample;
    reg [7:0] count = 0;
    
    always @(posedge clk) begin
        if (reset)
            count <= 0;
        else begin
            forever begin
                count <= count + 1;
                if (count == 10)
                    disable forever;
            end
        end
    end
endmodule

위의 예제 코드에서는 ForeverExample 모듈을 선언하고, count라는 reg 변수를 정의합니다.

always 블록에서는 forever 문을 사용하여 count 변수를 1씩 증가시킵니다. forever 키워드 다음에는 항상 참인 조건이 없으므로, forever 블록 내에서 종료 조건을 명시적으로 설정해야 합니다. 위의 예제에서는 count가 10이 되면 disable forever 문을 사용하여 forever 반복문을 종료하도록 설정하였습니다.

위의 예제에서는 forever 문을 사용하여 무한 반복을 구현하고, 종료 조건을 설정하여 특정 상황에서 반복을 종료하는 방법을 보여줍니다. count 값을 1씩 증가시키고, count가 10이 되면 반복을 종료하는 예시입니다.