[VerilogHDL] 05_조건문과 반복문_repeat

1. repeat

Verilog HDL에서 repeat 문은 지정된 횟수만큼 동일한 동작을 반복하여 수행하는 반복문입니다. repeat 문은 특정 동작을 반복 실행해야 할 때 유용하게 사용됩니다. (시뮬레이션 ONLY)

1. 반복 횟수 지정: repeat 문은 지정된 횟수만큼 동작을 반복 실행합니다. repeat 키워드 다음에는 반복 횟수를 지정하는 정수 상수 또는 변수가 옵니다.

2. 동작 블록: repeat 문은 반복적으로 실행될 동작 블록을 포함합니다.

2. 예제 코드

module RepeatExample;
    reg [7:0] data = 8'hFF;
    
    always @(posedge clk) begin
        if (reset)
            data <= 8'hFF;
        else begin
            repeat (4) begin
                data <= data >> 1;
            end
        end
    end
endmodule

위의 예제 코드에서는 RepeatExample 모듈을 선언하고, data라는 reg 변수를 정의합니다.

always 블록에서는 repeat 문을 사용하여 data 변수를 오른쪽으로 1비트씩 이동시킵니다. repeat 키워드 다음에는 반복 횟수로 4를 사용하였습니다. 동작 블록 내에서는 data 변수의 값을 오른쪽으로 이동시키는 문장이 포함되어 있습니다.

위의 예제에서는 repeat 문을 사용하여 동일한 동작을 4번 반복하여 수행하는 방법을 보여줍니다. data 변수를 4번 오른쪽으로 이동시키는 예시입니다.