[VerilogHDL] 09_시스템 태스크_$finish

1. $finish

Verilog HDL에서 $finish는 시뮬레이션을 종료하는 시스템 태스크입니다. $finish를 호출하면 현재 실행 중인 시뮬레이션을 종료합니다. 이를 통해 시뮬레이션을 제어하거나 원하는 시점에서 종료할 수 있습니다.

$finish 시스템 태스크는 다음과 같이 사용됩니다.

$finish;

$finish을 호출하면 시뮬레이션은 즉시 종료되며, 더 이상의 동작이 진행되지 않습니다. 시뮬레이션 결과 및 출력을 확인한 뒤 시스템을 종료할 때 자주 사용됩니다.

2. 예제 코드

module FinishExample;
    reg [7:0] counter;
    
    initial begin
        counter = 0;
        
        repeat (10) begin
            #10;
            counter = counter + 1;
            $display("Counter: %d", counter);
        end
        
        $finish;
    end
endmodule

위의 예제에서는 counter 변수를 10번 증가시키면서 $display를 사용하여 현재 값을 표시합니다. 그리고 $finish를 호출하여 시뮬레이션을 종료합니다. 따라서 시뮬레이션이 10회 반복된 후에 종료됩니다.

$finish를 사용하여 시뮬레이션을 종료할 수 있습니다. 이는 원하는 시점에서 시뮬레이션을 제어하거나 조건에 따라 종료해야 할 때 유용합니다.