[VerilogHDL] 21_카운터(Counter)

1. 카운터(Counter)

Verilog HDL에서 카운터(Counter)는 순차 논리(Sequential Logic) 구성 요소 중 하나로, 순차적으로 증가 또는 감소하는 값을 생성하는 역할을 수행합니다. 카운터는 일반적으로 클럭 신호에 의해 제어되며, 클럭의 상승 에지나 하강 에지에 따라 동작합니다.

카운터는 다양한 형태로 설계될 수 있으며, 가장 일반적인 형태는 이진 카운터(Binary Counter)입니다. 이진 카운터는 이진수로 표현된 값을 순차적으로 증가 또는 감소시킵니다. 이진 카운터는 주어진 비트 수에 따라 특정 범위 내에서 순환적으로 값을 반복합니다.

Verilog HDL에서 카운터를 구현할 때는 일반적으로 레지스터(Register)를 사용하여 현재 카운트 값을 저장하고, 다음 카운트 값을 결정하는 논리 회로를 설계합니다.

2. 예제 코드

module binary_counter(input wire clk, input wire reset, output reg[3:0] count);
   always @(posedge clk or posedge reset)
   begin
      if (reset)
         count <= 0;
      else
         count <= count + 1;
   end
endmodule

위의 예제 코드에서 clk는 클럭 입력, reset은 리셋 입력, count는 현재 카운트 값을 나타내는 4비트 레지스터입니다. always 블록은 클럭의 상승 에지(posedge clk) 또는 리셋 신호의 상승 에지(posedge reset)에서 실행됩니다. 리셋이 활성화되면(reset이 1인 경우) 카운트 값을 0으로 초기화하고, 그렇지 않은 경우에는 카운트 값을 1씩 증가시킵니다.

이와 같은 방식으로 다양한 카운터를 설계할 수 있으며, 카운터는 주기적인 동작이 필요한 경우, 상태 기계(State Machine) 설계 등 다양한 응용 분야에서 사용됩니다.