[VerilogHDL] 05_조건문과 반복문_while

1. while

Verilog HDL에서 while 문은 주어진 조건이 참(True)인 동안 반복하여 동작을 수행하는 반복문입니다. while 문은 조건을 평가하고, 조건이 참인 동안 반복적으로 동작을 수행합니다.(시뮬레이션 ONLY)

1. 조건: while 문은 주어진 조건을 평가하여 반복을 제어합니다. while 키워드 다음에 오는 괄호 안에는 조건식이 옵니다. 조건식은 불리언(Boolean) 값으로 평가되어야 합니다.

2. 동작 블록: while 문은 조건이 참인 동안 실행될 동작 블록을 포함합니다.

3. 조건 업데이트: while 문에서는 동작 블록 내에서 조건을 평가한 후에 조건을 업데이트해야 합니다. 그렇지 않으면 무한 루프에 빠질 수 있습니다.

2. 예제 코드

module WhileExample;
    reg [3:0] count = 0;
    
    always @(posedge clk) begin
        if (reset)
            count <= 0;
        else begin
            while (count < 8) begin
                count <= count + 1;
            end
        end
    end
endmodule

위의 예제 코드에서는 WhileExample 모듈을 선언하고, count라는 reg 변수를 정의합니다.

always 블록에서는 while 문을 사용하여 count 변수가 8보다 작은 동안 반복하여 count 값을 증가시킵니다. while 키워드 다음에는 조건식으로 count < 8을 사용합니다. 동작 블록 내에서는 count 값을 증가시키는 문장이 포함되어 있습니다.

위의 예제에서는 while 문을 사용하여 특정 조건을 만족할 때까지 반복하여 동작을 수행하는 방법을 보여줍니다. count 값이 8보다 작을 때까지 반복하여 값을 증가시키는 예시입니다.