[VerilogHDL] 07_연산자와 연산

1. 주요 연산자

Verilog HDL(하드웨어 설계 언어)에서는 다양한 종류의 연산자를 사용하여 신호와 데이터를 조작하고 조건을 평가합니다. 이러한 연산자들은 산술, 비트, 논리, 비교, 조건부 및 할당 연산을 수행하는 데 사용됩니다.

연산자	설명	예시
산술 연산자
+	덧셈 연산	a + b
-	뺄셈 연산	a - b
*	곱셈 연산	a * b
/	나눗셈 연산	a / b
%	나머지 연산	a % b
비트 연산자
&	비트 AND 연산	a & b
|	비트 OR 연산	a | b
^	비트 XOR 연산	a ^ b
~	비트 NOT 연산	~a
<<	비트 좌측 시프트 연산	a << b
>>	비트 우측 시프트 연산	a >> b
논리 연산자
&&	논리 AND 연산	a && b
||	논리 OR 연산	a || b
!	논리 NOT 연산	!a
비교 연산자
==	같음을 비교	a == b
!=	같지 않음을 비교	a != b
<	작음을 비교	a < b
>	큼을 비교	a > b
<=	작거나 같음을 비교	a <= b
>=	크거나 같음을 비교	a >= b
조건 연산자
?:	삼항 조건 연산자	(a > b) ? a : b
할당 연산자
=	값 할당	a = b
+=	덧셈 후 할당	a += b
-=	뺄셈 후 할당	a -= b
*=	곱셈 후 할당	a *= b
/=	나눗셈 후 할당	a /= b
%=	나머지 연산 후 할당	a %= b
<<=	좌측 시프트 후 할당	a <<= b
>>=	우측 시프트 후 할당	a >>= b

위 테이블에는 주로 사용되는 Verilog HDL 연산자가 포함되어 있지만, 모든 연산자를 다루는 것은 아닙니다. Verilog HDL에서 사용되는 모든 연산자에 대한 자세한 내용은 Verilog HDL 문서 또는 레퍼런스를 참조하시기 바랍니다.

2. 연산자 사용 시 고려사항

2.1 비트 폭 일치

비트 연산자를 사용할 때 피연산자의 비트 폭이 일치해야 합니다. 예를 들어, 비트 단위 AND 연산자 &를 사용하여 두 개의 신호나 변수를 연결하려면 두 피연산자의 비트 폭이 동일해야 합니다. 비트 폭이 일치하지 않으면 원하지 않은 동작이 발생할 수 있습니다.

module BitWidthMismatchExample;
  reg [3:0] a = 5;
  reg [2:0] b = 3;
  reg [3:0] result;

  always @* begin
    result = a & b;  // 비트 폭 불일치 (a는 4비트, b는 3비트)
    $display("Result: %b", result);
  end
endmodule

2.2 우선순위와 괄호

연산자의 우선순위를 이해하고 사용하는 것이 중요합니다. 만약 복잡한 식을 작성한다면, 괄호를 사용하여 연산자 우선순위를 명확히 해야 합니다. 괄호를 사용하여 연산자의 우선순위를 명시적으로 제어할 수 있습니다.

module OperatorPrecedenceExample;
  reg a = 2;
  reg b = 3;
  reg c = 4;
  reg result;

  always @* begin
    result = a + b * c;  // 곱셈이 먼저 수행됨
    $display("Result: %d", result);

    result = (a + b) * c;  // 괄호를 사용하여 덧셈이 먼저 수행됨
    $display("Result: %d", result);
  end
endmodule

2.3 부동 소수점 연산 주의

Verilog HDL에서는 부동 소수점 연산을 직접 지원하지 않습니다. 따라서 부동 소수점 연산이 필요한 경우에는 Fixed-Point 방식이나 Integer 방식을 사용하여 연산을 수행해야 합니다.

module FloatingPointExample;
  reg [7:0] a = 3.5;
  reg [7:0] b = 2.5;
  reg [7:0] result;

  always @* begin
    result = a + b;  // 부동 소수점 연산은 직접 지원되지 않음
    $display("Result: %f", $itor(result) / 2);  // 부동 소수점 결과를 얻기 위해 변환 필요
  end
endmodule

2.4 산술 오버플로우

산술 연산을 수행할 때, 신호나 변수의 비트 폭을 고려하여 오버플로우가 발생하지 않도록 주의해야 합니다. 만약 연산 결과가 비트 폭을 초과한다면, 유효한 결과를 얻을 수 없습니다.

module ArithmeticOverflowExample;
  reg [3:0] a = 10;
  reg [3:0] b = 7;
  reg [3:0] result;

  always @* begin
    result = a + b;  // 10 + 7 = 17 (4비트에서 오버플로우 발생)
    $display("Result: %d", result);
  end
endmodule

2.5 비교 연산 정확성

Verilog HDL에서는 두 개의 신호나 변수를 비교 연산자로 비교할 때, 그 결과가 참(True) 또는 거짓(False)으로 나오기 때문에 정확한 비교 결과를 얻을 수 있습니다. 그러나 부동 소수점 비교와 같이 정밀한 비교가 필요한 경우에는 추가적인 처리가 필요할 수 있습니다.

module ComparisonAccuracyExample;
  reg [3:0] a = 7;
  reg [3:0] b = 7.5;
  reg equal;

  always @* begin
    equal = (a == b);  // 정확한 비교를 위해서는 데이터 유형이 일치해야 함
    $display("Equal: %b", equal);
  end
endmodule

이러한 사항을 염두에 두고 Verilog HDL에서 연산자를 사용하면 예기치 않은 동작이나 결과를 방지할 수 있습니다. 따라서 연산자를 사용하기 전에 문제를 분석하고, 연산자의 동작과 피연산자들 간의 관계를 명확히 이해하는 것이 중요합니다.