[VerilogHDL] 09_시스템 태스크_$monitor

1. $monitor

Verilog HDL에서 $monitor는 시뮬레이션 중에 신호의 상태를 모니터링하고 변경 시 해당 정보를 표시하는 시스템 태스크입니다. $monitor를 사용하면 특정 조건이 충족될 때마다 모니터링 대상 신호의 값이나 상태를 실시간으로 확인할 수 있습니다. 이는 디버깅 및 시뮬레이션 결과 분석에 유용합니다.

$monitor 시스템 태스크는 다음과 같이 사용됩니다:

$monitor(format_string, arguments);

• format_string은 출력 형식을 지정하는 문자열입니다. 이 문자열은 출력할 변수의 값을 나타내는 포맷 지정자와 일반 텍스트로 구성될 수 있습니다.
• arguments는 format_string에 사용되는 변수 값 또는 표현식의 목록입니다. format_string에서 포맷 지정자가 사용된 경우, 해당 지정자와 일치하는 인수가 제공되어야 합니다.

2. 예제 코드

module MonitorExample;
    reg clk;
    reg [7:0] data;
    
    always #5 clk = ~clk;
    
    initial begin
        clk = 0;
        data = 8'h00;
        
        $monitor("Data: %h", data);
        
        #5;
        data = 8'hFF;
        
        #5;
        data = 8'hA5;
        
        #10;
        $finish;
    end

endmodule

위의 예제에서 $monitor("Data: %h", data)는 data 신호의 값을 16진수로 표시하도록 지정합니다. 시뮬레이션 실행 중에 변경되는 data 값이 콘솔에 실시간으로 출력됩니다.

$monitor를 사용하여 신호의 값이나 상태를 실시간으로 모니터링하면 시뮬레이션 중에 중요한 신호의 동작을 추적하고 문제를 식별할 수 있습니다. 이는 디버깅 및 검증 과정에서 매우 유용한 도구입니다.