[VerilogHDL] 09_시스템 태스크_$time

1. $time

Verilog HDL에서 $time은 현재 시뮬레이션 실행 시점의 시간을 반환하는 시스템 태스크입니다. $time을 사용하면 시뮬레이션 실행 중에 현재 시간 정보를 알 수 있습니다. 이는 디버깅, 시간 지연 설정 및 시뮬레이션 결과 분석에 유용합니다.

$time 시스템 태스크는 다음과 같이 사용됩니다:

$time

$time을 호출하면 현재 시뮬레이션 실행 시점의 시간을 64비트 부호 없는 정수 형태로 반환합니다. 시간 단위는 timescale 설정에 따라 달라지며, 일반적으로 나노초(ns) 단위로 표현됩니다.

2. 예제 코드

module TimeExample;
    reg clk;
    
    always #5 clk = ~clk;
    
    initial begin
        clk = 0;
        
        #10;
        $display("Current simulation time: %0t", $time);
        
        #20;
        $display("Current simulation time: %0t", $time);
        
        #30;
        $finish;
    end
    
endmodule

위의 예제에서 $display("Current simulation time: %0t", $time)을 통해 현재 시뮬레이션 실행 시간을 표시합니다. 시뮬레이션이 진행됨에 따라 현재 시간이 콘솔에 출력됩니다.

$time을 사용하면 시뮬레이션 중에 현재 시간 정보를 얻을 수 있습니다. 이를 통해 시뮬레이션 진행 상황을 모니터링하거나 시간 지연 설정에 대한 확인을 할 수 있습니다.