[VerilogHDL] 09_시스템 태스크_$random

1. $random

Verilog HDL에서 $random은 무작위로 생성된 값을 반환하는 시스템 태스크입니다. $random을 사용하면 시뮬레이션 중에 무작위 값을 생성하여 변수에 할당할 수 있습니다. 이는 테스트 벤치마크 작성이나 무작위 데이터 생성에 유용합니다.

$random 시스템 태스크는 다음과 같이 사용됩니다:

$random

$random을 호출하면 32비트 부호 없는 무작위 값을 반환합니다. 반환되는 값은 모든 비트가 무작위로 설정된 상태입니다.

2. 예제 코드

module RandomExample;
    reg [7:0] random_data;
    
    initial begin
        random_data = $random;
        $display("Random data: %h", random_data);
        
        random_data = $random;
        $display("Random data: %h", random_data);
        
        $finish;
    end
endmodule

위의 예제에서 $random을 사용하여 random_data 변수에 무작위 값을 할당합니다. 시뮬레이션 실행마다 random_data는 무작위로 변경됩니다. $display를 사용하여 random_data 값을 표시합니다.

$random을 사용하면 무작위 값을 생성하여 테스트 벤치마크를 작성하거나 무작위 데이터를 생성할 수 있습니다. 이는 다양한 테스트 케이스를 생성하고 범위 검증을 수행하는 데 유용합니다. 다만, 시뮬레이션 실행마다 동일한 값을 얻으려면 $random을 시드값과 함께 사용해야 합니다.